Вісники та науково-технічні збірники, журнали

Permanent URI for this communityhttps://ena.lpnu.ua/handle/ntb/12

Browse

Has files: YesSubject: search.filters.subject.reconfigurable computing architecture

Search Results

Now showing 1 - 2 of 2
  • Thumbnail Image
    Item
    Hardware implementation design in LabVIEW of fuzzy art based partially parallel clustering system
    (Видавництво Львівської політехніки, 2016) Shatnyi, S.; Tymoshchuk, P.; Lviv Polytechnic National University
    A hardware implementation design of Fuzzy Adaptive Resonance Theory (ART) based partially parallel clustering system in FPGA reconfigurable computing architecture is presented. The category choice and resonance is proposed to perform in parallel. In particular, it is suggested to compute in parallel the choice functions. Moreover, the KWTA neural circuit based rank-order filters (ROFs) are proposed to use for computing largest values of the choice functions instead of the WTA unit. In addition, the vigilance condition is also suggested to verify in parallel. In this way, repeating sequential processes for the category choice and resonance can be replaced with one parallel process. This allows to reduce a computational time required for the clustering. Наведено проект схемотехнічної реалізації частково паралельної системи кластеризації, яка основана на нечіткій теорії адаптивного резонансу (ТАР), на програмованих логічних інтегральних схемах (ПЛІС) із реконфігурованою обчислювальною архітектурою. Вибирати категорію та резонанс пропонується паралельно, зокрема паралельно обчислювати функції вибору. Крім цього, для обчислення найбільших значень функцій вибору замість Winner-Takes-All (WTA) комірки пропонується використовувати паралельні ранжувальні фільтри (РФ), що ґрунтуються на нейронних схемах типу K-Winners-Take-All (KWTA). На додаток, так звану умову подібності також пропонується провіряти у паралельному режимі. Отже, повторювальні послідовні процеси вибору категорії і резонансу можна замінити на один паралельний процес. Це дасть змогу скоротити час обчислень, необхідний для кластеризації.
  • Thumbnail Image
    Item
    A hardware implementation of neural circuit of maximal/minimal value discrete-time signal identification
    (Видавництво Львівської політехніки, 2015) Tymoshchuk, P.; Shatnyi, S.
    Подано апаратну реалізацію на основі програмованої користувачем вентильної матриці (ПКВМ) нейронної схеми, призначеної для ідентифікації К максимальних за значенями серед N невідомих дискретизованих сигналів, де 1≤ K < N . Схема має низьку обчислювальну складність і складність схемотехнічної реалізації, високу швидкість опрацювання сигналів, здатністю обробляти сигнали з довільного скінченного діапазону, властивість збереження впорядкованості сигналів, а також відсутність потреби скидання і необхідної для цього схеми, що додатково підвищує швидкість опрацювання сигналів. Описано апаратну реалізацію схеми на основі ПКВМ. Пояснено структуру ПКВМ, а також її VHDL кодування. Наведено приклад моделювання, який демонструє ефективність схеми. A hardware implementation in FPGA based reconfigurable computing architecture of discrete-time neural circuit that is capable of identifying the K largest/smallest of any unknown finite value N distinct inputs, where 1 ≤ K < N is presented. The circuit has low computational and hardware implementation complexity, high speed of signal processing, it is capable to process signals of any finite range, possesses signal order preserving property and does not require resetting and corresponding supervisory circuit that increases a speed of signal processing. The hardware implementation based on the results of mathematical modeling KWTA Neural Network with the FPGA-based reconfigurable computing architecture has been described. The issues of using hardware blocks combining VHDL coding have been discussed. Simulation example demonstrating the circuit performance is presented.