Комп'ютерні системи та мережі
Permanent URI for this communityhttps://ena.lpnu.ua/handle/ntb/2141
Browse
2 results
Search Results
Item Вбудований контроль пристроїв для опрацювання елементів розширених полів Галуа(Видавництво Національного університету “Львівська політехніка”, 2018-02-26) Еліас, Р. М.; Глухов, В. С.; Рахма, М.; Жолубак, І. М.; Elias, Rodrigue; Hlukhov, Valerii; Rahma, Mohammed; Zholubak, Ivan; Ліванський міжнародний університет; Національний університет “Львівська політехніка”; Lebanese International University; Lviv Polytechnic National UniversityДвійкові коди елементів розширених полів Галуа є надлишковими, частина з них ніколи не з’являються при нормальній роботі пристроїв опрацювання елементів таких полів. Невикористані (заборонені) кодові комбінації можна задіяти для робочого діагностування (вбудованого контролю) цих пристроїв. Ознакою помилки буде поява будь-якої забороненої комбінації. У роботі порівнюються різні розширені поля Галуа за можливістю організації робочого діагностування, визначаються поля, які якнайкраще забезпечують його проведення. Зазначено, що для кодів елементів полів Галуа не існує бітів, які мають суворо різні значення в дозволених та заборонених кодах. Можливість діагностування пропонується оцінювати відношенням кількості заборонених комбі- націй до загальної кількості комбінацій або до кількості дозволених комбінацій. Для досягнення найбільшого ефекту діагностування рекомендується використовувати поля з характеристиками, які є першим простим числом, більшим за степінь 2. З погляду ціни діагностування, найкращим є поле GF(3m), для якого необхідно визначати лише одну заборонену кодову комбінацію, що забезпечує виявлення усіх заборонених кодів. З використанням розглянутих полів Галуа GF(dm) мінімальна кодова відстань для кодів кожної цифри коду дорівнює 1. Це вказує на те, що виявити 100 % усіх навіть пооди- ноких помилок у роботі розглянутих пристроїв запропонованим способом неможливо. Пошук логічного виразу для позначення помилки ґрунтується на поділі групи послідовних заборонених кодів на підгрупи. Для кожної підгрупи розряди її кодів ділять на дві частини так, щоб старші розряди кожного коду з підгрупи залишалися незмінними, а молодші - пробігали всі значення від 0...0 до 1...1. Тоді до мінімізованого логічного виразу помилки у цій підгрупі кодів увійдуть тільки незмінні старші розряди. Апаратна складність запропонованого методу квадратично залежить від кількості бітів, якими кодується один розряд коду елементів розширених полів Галуа.Item Design of an elliptic curve cryptography using a finield multiplier in GF (2 521)(Національний університет "Львівська політехніка", 2009) Elias, RodrigueКриптографія на основі еліптичних кривих забезпечує найбільший захист серед відомих систем з відкритим ключем. Переваги використання маленького ключа робить криптографію на основі еліптичних кривих привабливою, оскільки вона вимагає меншої пам’яті і менших обчислювальних ресурсів. Пропонується помножувач елементів скінченного поля, який є найголовнішим і найбільш споживаючим елементом криптопроцесора, пропонується нова структура помножувача із зміннми розрядністю вихідних результатів і кілкістю операційних циклів. Кількість вихідних бітів може бути довільно обрана в новій архітектурі залежно від співвідношення «апаратні ресурси –продуктивність». Розглядаються арифметичні пристрої, що використовують помножувачі з різною розрядністю, порівнюється їх робота, апаратні витрати і ефективність реалізації на кристалі. Переваги нової структури ілюструються на прикладі 521- розрядного криптопроцесора, який використовує нормальний базис для представлення елементів поля GF(2521). ECC (elliptic curve cryptography) offers the highest security per bit among the known public key systems. The benefit of smaller key size makes ECC particularly attractive for embedded applications since its implementation requires less memory and processing power consumption. For a finite field multiplier which is the most important and the most areaconsuming unit, a new multiplier structure with scalable output sizes and operation cycles is proposed. The number of output bits can be freely chosen in the new architecture with the performance-area trade-off depending on the application. Arithmetic units using multipliers with various operation bits will be synthesized, and their performance, area, and implementation efficiency will be compared. Through the use of an optimal arithmetic unit, a 521-bit ECC processor based on the normal basis representation will be designed and synthesized in GF(2521).