Оптимізація ширини потокового графа алгоритму у нейронних мережах для зменшення використання процесорних елементів на одноплатних комп’ютерах

Abstract

У статті представлено метод оптимізації потокового графа алгоритму глибинної нейронної мережі для зменшення кількості процесорних елементів (ПЕ), необхідних для виконання алгоритму на одноплатних комп’ютерах. Запропонований підхід ґрунтується на використанні структурної матриці для оптимізації архітектури нейронної мережі без втрати продуктивності. Дослідження показало, що завдяки зменшенню ширини графа вдалося зменшити кількість процесорних елементів з 3 до 2, зберігаючи при цьому продуктивність мережі на рівні 75% ефективності. Цей підхід є важливим, оскільки дозволяє розширити можливості застосування нейронних мереж у вбудованих системах і IoT, підвищити ефективність використання обчислювальних ресурсів на пристроях з обмеженими обчислювальними можливостями, забезпечуючи ефективне використання обчислювальних ресурсів.

The article presents a method for optimizing the algorithm flow graph of a deep neural network to reduce the number of processor elements (PE) required for executing the algorithm on single-board computers. The proposed approach is based on the use of a structural matrix to optimize the neural network architecture without loss of performance. The research demonstrated that by reducing the width of the graph, the number of processor elements was reduced from 3 to 2, while maintaining network performance at 75% efficiency. This approach is significant as it expands the potential applications of neural networks in embedded systems and IoT, enhancing the efficiency of computational resource utilization on devices with limited computational capabilities, ensuring effective use of resources.