The power consumption reducing technique of the pseudo-random test pattern generator and the signature analyzer for the built-in self-test

Abstract

Розглянуто нові рішення для зменшення потужності споживання BIST середовища (PTPG and SA). Ключова ідея, яка лежить в основі цієї технології, базується на розробці нової структури LFSR для генерування більш ніж одного псевдо випадкового біта на імпульс та нова SA структура для стиснення декількох тестових бітів на імпульс. Запропонований метод може бути використаний в «test-per-сіоск» BIST архітектурі, а також може бути розширений для технології «test-per-scan» BIST. Presents new solutions for reducing the power consumption BIST environment (PTPG and SA). The key idea behind this technique is based on the designing a new structure of LFSR to generate more than one pseudo random bit per one clock pulse and a new SA structure for compressing several test responses bits per one clock pulse. The proposed method can be used within «test-per-сіоск» BIST architecture, as well as may be extended for the «test-per-scan» BIST technique.