Аналіз математичної моделі збою логічного елемента із використанням моделі резистивно-їндуктивної завади

Abstract

Розглянуто використання нової резиетивно-індуктивної моделі внутрішніх завад у кристалах інтегральних схем для побудови моделі збою логічного елемента. Досліджено вплив електричних параметрів логічного елемента, конструктивно-технологічних параметрів мікросхем та температури навколишнього середовища на ймовірність збою при перемиканні логічного елемента.New model of resistance-inductance noise in VLSI chips was used to build model of soft faults of logical gate. Dependences of soft fault probability of single logical gate from electrical characteristic of logical gate, layout of integrated circuit and environment temperature had been investigated.