Вісники та науково-технічні збірники, журнали
Permanent URI for this communityhttps://ena.lpnu.ua/handle/ntb/12
Browse
15 results
Search Results
Item Засоби стиснення без втрат відеопотоку із мікросупутника(Видавництво Національного університету “Львівська політехніка”, 2018-02-26) Хоміць, В. М.; Глухов, В. С.; Khomits, V.; Hlukhov, V.; Національний університет “Львівська політехніка”; Lviv Polytechnic National UniversityРозглянуто особливості побудови пристроїв для стиснення зображень без втрат. Дослідження особливостей побудови дозволяє зрозуміти принципи роботи цих пристроїв та методи стиску, які покладено в основу їх роботи. Як способи стиснення зображень без втрат обрано метод JPEG-LS та стандарт CCSDS121.0-B-2. Розглянуто реалізації цих методів з різними типами архітектур на сучасних ПЛІС. Порівняно результати реалізати розгля- нутих вузлів на ПЛІС. Враховували різні параметри роботи пристроїв: тактову частоту, заповненість кристала ПЛІС, кількість бітів на один піксель зображення та швидкість стиснення. Аналізом результатів можна визначити найбільш оптимальну організацію роботи пристрою для реалізації подібного вузла стиску, призначеного для використання в складі системи збирання та накопичення наукової інформації мікросупутника.Item Підхід до стиснення зображень без втрат методом JPEG-LS(Видавництво Львівської політехніки, 2017-03-28) Глухов, В. С.; Хоміць, В. М.; Hlukhov, V.; Khomits, V.; Національний університет “Львівська політехніка”; Lviv Polytechnic National UniversityРозглянуто особливості побудови пристроїв для стиснення монохромних зображень без втрат методом JPEG-LS на сучасних ПЛІС. Детально описано алгоритм стиснення JPEG-LS, його програмну реалізацію мовою C та її часові характеристики.Item Підхід до реалізації на ПЛІС засобами пакета VIVADO C-описів алгоритму стиснення зображень(Видавництво Львівської політехніки, 2017-03-28) Глухов, В. С.; Хоміць, В. М.; Hlukhov, V.; Khomits, V.; Національний університет “Львівська політехніка”; Lviv Polytechnic National UniversityРозглянуто особливості побудови пристроїв для стиснення монохромних зображень без втрат методом JPEG-LS на сучасних ПЛІС. Апробовано можливості пакета Vivado (ф. Xilinx) з перетворення опису алгоритму JPEG-LS мовою C на VHDL- описи, придатні для імплементації в ПЛІС. Визначено конструкції мови C, які не можуть оброблятися вказаними засобами, та можливі способи обходу таких конструкцій.Item Основи організації та часові характеристики багатопроцесорних самоконфігуровних комп’ютерних систем(Видавництво Львівської політехніки, 2016) Мельник, В. А.Висвітлено принципи побудови і організації функціонування багатопроцесорних самоконфігуровних комп’ютерних систем. Розроблено спосіб опрацювання інформації в такій комп’ютерній системі та її структуру. Досліджено її часові характеристики. Визначено необхідні для досягнення високої продуктивності багатопроцесорної самоконфігуровної комп’ютерної системи умови та проаналізувано способи забезпечення їх виконання. The principles of design and operation of the multiprocessor self-configurabre FPGAbased computer systems are proposed in the article. The method of information processing and the structure of such system are developed. Its timing characteristics are explored. The conditions are determined necessary to achieve the high performance by the multiprocessor self-configurable computer system, and the approaches to implement these conditions are analyzed.Item Оптимізаційне проектування спеціалізованих процесорів з використанням системи автоматичного синтезу та інструментальних засобів(Видавництво Львівської політехніки, 2016) Мельник, А. О.; Майстренко, М. В.Досліджено ефективність застосування оптимізаційного проектування спеціалізованих процесорів з використанням системи автоматичного синтезу “Хамелеон” та інструментальних засобів фірми Altera, де під оптимізаційним проектуванням спеціалізованих процесорів розуміється синтез системою “Хамелеон” множини можливих варіантів їхніх програмних моделей, їх реалізація в ПЛІС, проведення порівняльного аналізу їх технічних характеристик та вибір оптимального варіанта за заданим критерієм. Для цього системою “Хамелеон” синтезовано множину паралельних процесорів 64-точкового та 128-точкового алгоритмуШПФ, проведено їх імплементацію у ПЛІС 5CSEMA5F31C6 фірми Altera та оцінено такі їхні характеристики: задіяні ресурси ПЛІС, продуктивність (максимальна частота роботи ПЛІС та час виконання алгоритму), а також споживану потужність. За результатами досліджень сформовано новий метод проектування спеціалізованих процесорів. An efficiency of the application-specific processors (ASP) optimization design using C2HDL Chameleon tool and Altera IDE is explored. ASP optimization design supposes to perform the following actions: the set of ASP IP cores synthesis, their FPGA implementation and comparative analysis, optimal version selection according to given criterion. The set of 64-point and 128-poimt FFT processors are synthesized for this by Chameleon system, they are implemented in 5CSEMA5F31C6 Altera FPGA and their characteristics are estimated: resource utilization, maximal frequency, data latency and power consumption. As the result the new method of ASP design is formed.Item Оптимізація відображення програмних моделей постійної пам’яті в архітектуру пліс методом словника(Видавництво Львівської політехніки, 2016) Лопіт, І. І.Розглянуто питання відображення програмних моделей пристроїв постійної пам’яті, що є компонентами спеціалізованих процесорів, в архітектуру програмованих логічних інтегральних схем. Проаналізовано існуючі підходи до компресії даних у пристроях постійної пам’яті і, як альтернативу до них, запропоновано новий підхід, який дає змогу досягти високого рівня компресії і раціональніше використовувати ресурси ПЛІС. The problem of mapping the read-only memory program models, being the components of the application-specific processors, into the programmable logical integral circuit architecture were considered. The existing approaches to the data compression in the readonly memory devices are analyzed and, alternatively, a new approach is suggested allowing a high degree of compression to be achieved and the FPGA resources to be used more rationally.Item Розроблення мобільної робототехнічної системи на основі FPGA(Видавництво Львівської політехніки, 2016) Теслюк, В. М.; Матвійчук, К. В.; Романюк, А. Б.Розроблено структуру проектованої мобільної робототехнічної системи на базі FPGA. Розроблено VHDL-моделі підсистем керування МРТС, програмне забезпечення системи та описано особливості фізичної моделі мобільної РТС на основі FPGA. Реалізовано макетний взірець на базі FPGA, що дає змогу дослідити розроблене програмне забезпечення. In the article the structure of the designed FPGA based mobile robot technical system is described. For the design the block-hierarchical approach was used. This system includes the following elements: - the MicroBlaze soft, which is a 32-bit programmable RISC processor with Harvard architecture, in which the processor has separated memory commands and data memory, motor control subsystem, video processing subsystem, radio module control subsystem, sensor control subsystem, the subsystem of obstacle identification. The structure that was built is based on a modular principle that allows you to quickly modify and develop MRTS. To solve the task of the system functioning in the conditions of a rapidly changing environment hardware implementation FPGA based MRTS subsystems were used. Complex VHDL models of control subsystems of MRTS for the schemotechnical level of design were developed. Obstacle detection and engine control subsystems based on RTL circuits and modeled by means of the VHDL languages and their working principles, and detailed descriptions of the individual valves were presented. System software is divided into client and server parts. The client part is placed on a computer, this is a program written in C++ programming language, which communicates with a mobile RTS. The main component of the program for developed model is an RTS control subsystem, which is provided in UML diagram. The features of the physical model of mobile RTS based on the FPGA are described. The sample model is implemented in FPGA, which gives the opportunity to explore the developed software. In the process of implementation was used Spartan 3E, 500 K capacity logical element in the FG320 package. Proposed the implementation of a subsystem of the MRTS in the future will develop the RTS which will have high performance at low weight and size and a low price.Item Інструментальні засоби для дослідження характеристик процесорів опрацювання сигналів, генерованих системою високорівневого синтезу “Хамелеон”(Видавництво Львівської політехніки, 2015) Мельник, А. О.; Цигилик, Л. О.; Майстренко, М. В.Висвітлено принципи побудови інструментальних засобів для дослідження характеристик процесорів опрацювання сигналів, генерованих системою високорівневого синтезу “Хамелеон” та імплементованих у ПЛІС, що розміщена на платформі DE1-SoC фірми Altera. Подано структуру та описано організацію роботи інструментальних засобів та їх компонентів, зокрема послідовність синтезу та імплементації у ПЛІС процесорів опрацювання сигналів. Сформовано порядок проведення досліджень характеристик процесорів опрацювання сигналів, генерованих системою високорівневого синтезу “Хамелеон”, на створених інструментальних засобах. Описано етапи дослідження процесора опрацювання сигналів на прикладі процесора швидкого перетворення Фур’є та виконано оцінювання його реальної продуктивності в різних варіантах реалізації, а саме за різної кількості задіяних паралельних АЛП процесора. Design principles of toolkit for characteristics investigation of the digital signal processors generated by Chameleon© C2HDL design tool and implemented to the FPGA of Altera DE1-SoC platform are considered. The structure and organization of toolkit and its components, including the digital signal processor synthesis and implementation in FPGA flow are described. The chain of DSP performance investigation which are generated by the Chameleon© C2HDL design tool using toolkit is formed. As an example the stages of FFT processor investigation are considered and its performance for different number of ALU’s is estimated.Item Апаратна багатозадачність у комп’ютерних системах на основі частково реконфігуровних ПЛІС(Видавництво Львівської політехніки, 2015) Мельник, В. А.Визначено базові принципи реалізації апаратної багатозадачності в реконфігу- ровних комп’ютерних системах, побудованих на основі ПЛІС з динамічним частковим реконфігуруванням. Запропоновано структуру платформи для реалізації апаратної багатозадачності в частково реконфігуровній ПЛІС. Розглянуто концепцію віртуальних апаратних засобів, а також питання перемикання контексту і переміщення задач у частково реконфігуровній ПЛІС. In the article the basic principles of hardware multitasking in the reconfigurable computer systems, based on partially reconfigurable FPGAs, are identified. The structure of the platform to implement hardware multitasking in partially reconfigurable FPGA is proposed. The concept of Virtual Hardware and the questions of the context switch and task relocation in partially reconfigurable FPGA are disclosed.Item Методологічні основи реалізації комп’ютерних пристроїв із замінними модулями в частково реконфігуровних ПЛІС(Видавництво Львівської політехніки, 2015) Мельник, В. А.Висвітлено підхід часткового реконфігурування ПЛІС та описано механізм його реалізації. На основі узагальнення і доповнення відомих методичних та проектних рекомендацій сформульовано методологічні основи проектування комп’ютерних пристроїв для частково реконфігуровних ПЛІС. Виокремлено особливості проектування пристроїв із невизначеними замінними модулями. The article gives an overview of FPGA partial reconfiguration approach and shows the mechanism of its realization. Based on the summarizing and complementing of the existing methodological and design recommendations, a methodological basics of computer devices design for the partially reconfigurable FPGAs is formulated. The design features of the computer devices with undetermined reconfigurable modules are highlighted.