Співвідношення об’єктів SH- та VHDL-моделей
| dc.contributor.author | Черкаський, М. В. | |
| dc.contributor.author | Бережанський, Ю. І. | |
| dc.date.accessioned | 2012-05-08T11:19:32Z | |
| dc.date.available | 2012-05-08T11:19:32Z | |
| dc.date.issued | 2011 | |
| dc.description.abstract | Розглянуто об’єкти SH та VHDL моделей та їх характеристики. Проведено порівняння моделей. Зроблені висновки про можливості об’єднання моделей. Objects of SH and VHDL models and their characteristics have been considered. Models comparison provided. Conclusion about the possibility of unification models have been made. | uk_UA |
| dc.identifier.citation | Черкаський М. В. Співвідношення об’єктів SH- та VHDL-моделей / М. В. Черкаський, Ю. І. Бережанський // Вісник Національного університету "Львівська політехніка". – 2011. – № 717 : Комп’ютерні системи та мережі. – С. 199-203. – Бібліографія: 3 назви. | uk_UA |
| dc.identifier.uri | https://ena.lpnu.ua/handle/ntb/12266 | |
| dc.language.iso | ua | uk_UA |
| dc.publisher | Видавництво Львівської політехніки | uk_UA |
| dc.subject | об’єкти | uk_UA |
| dc.subject | SH-модель | uk_UA |
| dc.subject | VHDL-модель | uk_UA |
| dc.subject | objects | uk_UA |
| dc.subject | SH-model | uk_UA |
| dc.subject | VHDL-model | uk_UA |
| dc.title | Співвідношення об’єктів SH- та VHDL-моделей | uk_UA |
| dc.type | Article | uk_UA |