Методика проектування паралельного процесора на основі пам’яті з детермінованою вибіркою

Simple item page
dc.citation.epage101
dc.citation.issue546 : Комп’ютерні системи та мережі
dc.citation.journalTitleВісник Національного університету “Львівська політехніка”
dc.citation.spage96
dc.contributor.affiliationНаціональний університет “Львівська політехніка”
dc.contributor.authorМельник, А. О.
dc.contributor.authorСало, А. М.
dc.coverage.placenameЛьвів
dc.coverage.placenameLviv
dc.date.accessioned2020-11-18T20:18:13Z
dc.date.available2020-11-18T20:18:13Z
dc.date.created2005-03-01
dc.date.issued2005-03-01
dc.description.abstractЗапропонована методика проектування паралельного процесора на основі пам’яті з детермінованою вибіркою. Розглядаються етапи пошуку оптимальних параметрів процесора для заданого мовою С алгоритму.
dc.description.abstractDesigning methodology for determined memory access processor is being offered. Processor’s optimal parameters search stages for algorithm, given in C language, are introduced.
dc.format.extent96-101
dc.format.pages6
dc.identifier.citationМельник А. О. Методика проектування паралельного процесора на основі пам’яті з детермінованою вибіркою / А. О. Мельник, А. М. Сало // Вісник Національного університету “Львівська політехніка”. — Львів : Видавництво Національного університету “Львівська політехніка”, 2005. — № 546 : Комп’ютерні системи та мережі. — С. 96–101.
dc.identifier.citationenMelnik A. O. Metodyka proektuvannia paralelnoho protsesora na osnovi pamiati z determinovanoiu vybirkoiu / A. O. Melnik, A. M. Salo // Visnyk Natsionalnoho universytetu "Lvivska politekhnika". — Lviv : Vydavnytstvo Natsionalnoho universytetu "Lvivska politekhnika", 2005. — No 546 : Kompiuterni systemy ta merezhi. — P. 96–101.
dc.identifier.urihttps://ena.lpnu.ua/handle/ntb/55279
dc.language.isouk
dc.publisherВидавництво Національного університету “Львівська політехніка”
dc.relation.ispartofВісник Національного університету “Львівська політехніка”, 546 : Комп’ютерні системи та мережі, 2005
dc.relation.references1. Melnyk A., Solo A. Instruction set architecture of the determined memory access processor // Досвід розробки та застосування САПР в мікроелектроніці - CADSM’2003, С. 198-199.
dc.relation.references2 Барсъ- кий А.Б. Параллельнные процессы в вычислительных системах. Планирование и организация. - М., 1990.
dc.relation.references3. Matthias Н. Weiss. Dynamic Codewidth Reduction for VLIW Instruction Set Architectures in Digital Signal Processors- Butterworth-Heinemann, 1996.
dc.relation.references4. H-El-Rewini and T.G. Lewis, Scheduling parallel program tasks onto arbitrary target machines, J. of Parallel and Distributed Computing, 9(1990), 138-153.
dc.relation.references5. Sarkar V. Partitioning and Scheduling Parallel Programs for Execution on Multi-processors, The MIT Press, 1989.
dc.relation.references6. Wu M.Y. and Gajski D., Hypertool: A programming aid for message-passing system, IEEE Trans, on Parallel and Distributed System, vol.l, pp. 330-343,1990
dc.relation.references7. Casavant A.E., Synthesis A. Environment for Designing DSP Systems, IEEE Design and Test, 35-45, April, 1989
dc.relation.references8. Note S., Automated Synthesis of High-Speed Cordic Algorithm with the Cathederal III compilation system, Proc. ISCAS’88, 851-584, 1988.
dc.relation.references9. Ishikawa M., Automatic Layout Synthesis for FIR Filters Using a Silicon Compiler, Proc. ISCAS’90, 2588-2589, 1990.
dc.relation.references10. Graham R.L., Bounds for certain multiprocessing anomalies, Bell System Tech. J., 45(1966), 1563-1581.
dc.relation.references11. Lenstra J.K. and Rinnooy Kan A.H.G., Complexity of Sheduling under Precedence Constraints, Operation Research, 26:1, 1978.
dc.relation.references12. Хантер P. Проектирование и конструирование компиляторов - М. 1984.
dc.relation.referencesen1. Melnyk A., Solo A. Instruction set architecture of the determined memory access processor, Dosvid rozrobky ta zastosuvannia SAPR v mikroelektronitsi - CADSM2003, P. 198-199.
dc.relation.referencesen2 Barsie- kii A.B. Parallelnnye protsessy v vychislitelnykh sistemakh. Planirovanie i orhanizatsiia, M., 1990.
dc.relation.referencesen3. Matthias N. Weiss. Dynamic Codewidth Reduction for VLIW Instruction Set Architectures in Digital Signal Processors- Butterworth-Heinemann, 1996.
dc.relation.referencesen4. H-El-Rewini and T.G. Lewis, Scheduling parallel program tasks onto arbitrary target machines, J. of Parallel and Distributed Computing, 9(1990), 138-153.
dc.relation.referencesen5. Sarkar V. Partitioning and Scheduling Parallel Programs for Execution on Multi-processors, The MIT Press, 1989.
dc.relation.referencesen6. Wu M.Y. and Gajski D., Hypertool: A programming aid for message-passing system, IEEE Trans, on Parallel and Distributed System, vol.l, pp. 330-343,1990
dc.relation.referencesen7. Casavant A.E., Synthesis A. Environment for Designing DSP Systems, IEEE Design and Test, 35-45, April, 1989
dc.relation.referencesen8. Note S., Automated Synthesis of High-Speed Cordic Algorithm with the Cathederal III compilation system, Proc. ISCAS’88, 851-584, 1988.
dc.relation.referencesen9. Ishikawa M., Automatic Layout Synthesis for FIR Filters Using a Silicon Compiler, Proc. ISCAS’90, 2588-2589, 1990.
dc.relation.referencesen10. Graham R.L., Bounds for certain multiprocessing anomalies, Bell System Tech. J., 45(1966), 1563-1581.
dc.relation.referencesen11. Lenstra J.K. and Rinnooy Kan A.H.G., Complexity of Sheduling under Precedence Constraints, Operation Research, 26:1, 1978.
dc.relation.referencesen12. Khanter P. Proektirovanie i konstruirovanie kompiliatorov - M. 1984.
dc.rights.holder© Національний університет “Львівська політехніка”, 2005
dc.rights.holder© Мельник А. О., Сало А. М., 2005
dc.subject.udc681.3
dc.titleМетодика проектування паралельного процесора на основі пам’яті з детермінованою вибіркою
dc.typeArticle

Files

Original bundle

Now showing 1 - 2 of 2
Thumbnail Image
Name:
2005n546_Melnik_A_O-Metodyka_proektuvannia_96-101.pdf
Size:
425.51 KB
Format:
Adobe Portable Document Format
Download
Thumbnail Image
Name:
2005n546_Melnik_A_O-Metodyka_proektuvannia_96-101__COVER.png
Size:
519.78 KB
Format:
Portable Network Graphics
Download

License bundle

Now showing 1 - 1 of 1
No Thumbnail Available
Name:
license.txt
Size:
2.96 KB
Format:
Plain Text
Description:
Download

Collections

Комп'ютерні системи та мережі. – 2005. – № 546