Алгоритми паралельної декомпозиції електронних схем
| dc.contributor.author | Базилевич, Р. | |
| dc.contributor.author | Влах, В. | |
| dc.contributor.author | Януш, Д. | |
| dc.date.accessioned | 2011-11-23T15:29:09Z | |
| dc.date.available | 2011-11-23T15:29:09Z | |
| dc.date.issued | 2011 | |
| dc.description.abstract | Пропонується алгоритмічна та програмна реалізація ієрархічної декомпозиції електронних схем високих розмірностей, що забезпечує можливість поділу схем на довільну кількість фрагментів з мінімізацією кількості зв’язків між ними. An efficient software for hierarchical decomposition of large-scale electronic circuits is proposed. Algorithm provides division of electronic circuits onto desirable number of partitions with minimization the number of common nets. | uk_UA |
| dc.identifier.citation | Базилевич Р. Алгоритми паралельної декомпозиції електронних схем / Р. Базилевич, В. Влах, Д. Януш // Вісник Національного університету "Львівська політехніка". – 2011. – № 694 : Комп’ютерні науки та інформаційні технології. – С. 364-369. – Бібліографія: 6 назв. | uk_UA |
| dc.identifier.uri | https://ena.lpnu.ua/handle/ntb/10666 | |
| dc.language.iso | ua | uk_UA |
| dc.publisher | Видавництво Львівської політехніки | uk_UA |
| dc.subject | ієрархічна кластеризація | uk_UA |
| dc.subject | розбиття схеми | uk_UA |
| dc.subject | паралельна декомпозиція | uk_UA |
| dc.subject | hierarchical clustering | uk_UA |
| dc.subject | circuits partitioning | uk_UA |
| dc.subject | parallel decomposition | uk_UA |
| dc.title | Алгоритми паралельної декомпозиції електронних схем | uk_UA |
| dc.type | Article | uk_UA |