Комп'ютерні системи та мережі
Permanent URI for this communityhttps://ena.lpnu.ua/handle/ntb/2141
Browse
11 results
Search Results
Item Засоби стиснення без втрат відеопотоку із мікросупутника(Видавництво Національного університету “Львівська політехніка”, 2018-02-26) Хоміць, В. М.; Глухов, В. С.; Khomits, V.; Hlukhov, V.; Національний університет “Львівська політехніка”; Lviv Polytechnic National UniversityРозглянуто особливості побудови пристроїв для стиснення зображень без втрат. Дослідження особливостей побудови дозволяє зрозуміти принципи роботи цих пристроїв та методи стиску, які покладено в основу їх роботи. Як способи стиснення зображень без втрат обрано метод JPEG-LS та стандарт CCSDS121.0-B-2. Розглянуто реалізації цих методів з різними типами архітектур на сучасних ПЛІС. Порівняно результати реалізати розгля- нутих вузлів на ПЛІС. Враховували різні параметри роботи пристроїв: тактову частоту, заповненість кристала ПЛІС, кількість бітів на один піксель зображення та швидкість стиснення. Аналізом результатів можна визначити найбільш оптимальну організацію роботи пристрою для реалізації подібного вузла стиску, призначеного для використання в складі системи збирання та накопичення наукової інформації мікросупутника.Item Підхід до стиснення зображень без втрат методом JPEG-LS(Видавництво Львівської політехніки, 2017-03-28) Глухов, В. С.; Хоміць, В. М.; Hlukhov, V.; Khomits, V.; Національний університет “Львівська політехніка”; Lviv Polytechnic National UniversityРозглянуто особливості побудови пристроїв для стиснення монохромних зображень без втрат методом JPEG-LS на сучасних ПЛІС. Детально описано алгоритм стиснення JPEG-LS, його програмну реалізацію мовою C та її часові характеристики.Item Підхід до реалізації на ПЛІС засобами пакета VIVADO C-описів алгоритму стиснення зображень(Видавництво Львівської політехніки, 2017-03-28) Глухов, В. С.; Хоміць, В. М.; Hlukhov, V.; Khomits, V.; Національний університет “Львівська політехніка”; Lviv Polytechnic National UniversityРозглянуто особливості побудови пристроїв для стиснення монохромних зображень без втрат методом JPEG-LS на сучасних ПЛІС. Апробовано можливості пакета Vivado (ф. Xilinx) з перетворення опису алгоритму JPEG-LS мовою C на VHDL- описи, придатні для імплементації в ПЛІС. Визначено конструкції мови C, які не можуть оброблятися вказаними засобами, та можливі способи обходу таких конструкцій.Item Оптимізаційне проектування спеціалізованих процесорів з використанням системи автоматичного синтезу та інструментальних засобів(Видавництво Львівської політехніки, 2016) Мельник, А. О.; Майстренко, М. В.Досліджено ефективність застосування оптимізаційного проектування спеціалізованих процесорів з використанням системи автоматичного синтезу “Хамелеон” та інструментальних засобів фірми Altera, де під оптимізаційним проектуванням спеціалізованих процесорів розуміється синтез системою “Хамелеон” множини можливих варіантів їхніх програмних моделей, їх реалізація в ПЛІС, проведення порівняльного аналізу їх технічних характеристик та вибір оптимального варіанта за заданим критерієм. Для цього системою “Хамелеон” синтезовано множину паралельних процесорів 64-точкового та 128-точкового алгоритмуШПФ, проведено їх імплементацію у ПЛІС 5CSEMA5F31C6 фірми Altera та оцінено такі їхні характеристики: задіяні ресурси ПЛІС, продуктивність (максимальна частота роботи ПЛІС та час виконання алгоритму), а також споживану потужність. За результатами досліджень сформовано новий метод проектування спеціалізованих процесорів. An efficiency of the application-specific processors (ASP) optimization design using C2HDL Chameleon tool and Altera IDE is explored. ASP optimization design supposes to perform the following actions: the set of ASP IP cores synthesis, their FPGA implementation and comparative analysis, optimal version selection according to given criterion. The set of 64-point and 128-poimt FFT processors are synthesized for this by Chameleon system, they are implemented in 5CSEMA5F31C6 Altera FPGA and their characteristics are estimated: resource utilization, maximal frequency, data latency and power consumption. As the result the new method of ASP design is formed.Item Інструментальні засоби для дослідження характеристик процесорів опрацювання сигналів, генерованих системою високорівневого синтезу “Хамелеон”(Видавництво Львівської політехніки, 2015) Мельник, А. О.; Цигилик, Л. О.; Майстренко, М. В.Висвітлено принципи побудови інструментальних засобів для дослідження характеристик процесорів опрацювання сигналів, генерованих системою високорівневого синтезу “Хамелеон” та імплементованих у ПЛІС, що розміщена на платформі DE1-SoC фірми Altera. Подано структуру та описано організацію роботи інструментальних засобів та їх компонентів, зокрема послідовність синтезу та імплементації у ПЛІС процесорів опрацювання сигналів. Сформовано порядок проведення досліджень характеристик процесорів опрацювання сигналів, генерованих системою високорівневого синтезу “Хамелеон”, на створених інструментальних засобах. Описано етапи дослідження процесора опрацювання сигналів на прикладі процесора швидкого перетворення Фур’є та виконано оцінювання його реальної продуктивності в різних варіантах реалізації, а саме за різної кількості задіяних паралельних АЛП процесора. Design principles of toolkit for characteristics investigation of the digital signal processors generated by Chameleon© C2HDL design tool and implemented to the FPGA of Altera DE1-SoC platform are considered. The structure and organization of toolkit and its components, including the digital signal processor synthesis and implementation in FPGA flow are described. The chain of DSP performance investigation which are generated by the Chameleon© C2HDL design tool using toolkit is formed. As an example the stages of FFT processor investigation are considered and its performance for different number of ALU’s is estimated.Item Апаратна багатозадачність у комп’ютерних системах на основі частково реконфігуровних ПЛІС(Видавництво Львівської політехніки, 2015) Мельник, В. А.Визначено базові принципи реалізації апаратної багатозадачності в реконфігу- ровних комп’ютерних системах, побудованих на основі ПЛІС з динамічним частковим реконфігуруванням. Запропоновано структуру платформи для реалізації апаратної багатозадачності в частково реконфігуровній ПЛІС. Розглянуто концепцію віртуальних апаратних засобів, а також питання перемикання контексту і переміщення задач у частково реконфігуровній ПЛІС. In the article the basic principles of hardware multitasking in the reconfigurable computer systems, based on partially reconfigurable FPGAs, are identified. The structure of the platform to implement hardware multitasking in partially reconfigurable FPGA is proposed. The concept of Virtual Hardware and the questions of the context switch and task relocation in partially reconfigurable FPGA are disclosed.Item Методологічні основи реалізації комп’ютерних пристроїв із замінними модулями в частково реконфігуровних ПЛІС(Видавництво Львівської політехніки, 2015) Мельник, В. А.Висвітлено підхід часткового реконфігурування ПЛІС та описано механізм його реалізації. На основі узагальнення і доповнення відомих методичних та проектних рекомендацій сформульовано методологічні основи проектування комп’ютерних пристроїв для частково реконфігуровних ПЛІС. Виокремлено особливості проектування пристроїв із невизначеними замінними модулями. The article gives an overview of FPGA partial reconfiguration approach and shows the mechanism of its realization. Based on the summarizing and complementing of the existing methodological and design recommendations, a methodological basics of computer devices design for the partially reconfigurable FPGAs is formulated. The design features of the computer devices with undetermined reconfigurable modules are highlighted.Item Оптимізація відображення пам’яті програмних моделей спеціалізованих процесорів в архітектуру ПЛІС(Видавництво Львівської політехніки, 2014) Мельник, В. А.; Лопіт, І. І.Порушено проблеми ефективного відображення в архітектуру ПЛІС пристроїв пам’яті з довільним доступом, які входять до складу програмних моделей спеціалізо- ваних процесорів. На основі аналізу архітектури ПЛІС запропоновано підходи до ефективного відображення пам’яті, розроблено методи, алгоритми та програмні засоби. The article embraces the issues of effective mapping into the FPGA architecture of the random access memory devices that are parts of application-specific processors’ program models. According to the analysis of modern FPGA architecture, the approaches of effective memory mapping are suggested; methods, algorithms and software means are developed.Item Модель системи збору наукової інформації супутника "Іоносат-мікро"(Видавництво Львівської політехніки, 2013) Глухов, В. С.; Лукенюк, А. А.; Шендерук, С. Г.Розглянуто особливості ПЛІС системи збору наукової інформації (СЗНІ) супутника “Іоносат-мікро”. Перше покоління ПЛІС СЗНІ було розроблено для супутника “Січ-2”. Після аналізу результатів експлуатації СЗНІ були встановлені нові вимоги до наступ- ного покоління ПЛІС, набір виконуваних функцій був розширений, були розроблені нові моделі ПЛІС та модельні стенди і набори тестів для відлагодження окремих ПЛІС та СЗНІ загалом. До набору ПЛІС входять ПЛІС центрального блока СЗНІ, комплект ПЛІС периферійних модулів та ПЛІС контрольно-перевіркової апаратури. Модельний стенд дає змогу перевірити обмін даними каналами SciWay (зокрема і його компонентом – каналом CAN), послідовними каналами типу RS та радіоканалом. Також моделюється обмін даними з малогабаритною астро-вимірювальною системою (МАВС), яка забезпе- чує високоточну орієнтацію супутника, моделюється робота модулів з динамічною пам’яттю та робота під дією різноманітних завад. The features of FPGA set for IonoSat-Micro spacecraft onboard scientific data collection systems (SDCS) are described. The first generation of SDCS FPGAs was developed for use in satellite “Sich-2”. After “Sich-2” SDCS operation results analyzing new requirements were determined for second generation of FPGAs, its functionality was expanded, their models were developed, testbench and complex test for entire set of developed SDCS FPGAs was created. The FPGA set includes SDCS central unit FPGA, peripherals FPGAs, control and test equipment FPGA. Testbench provides simulation of data exchanges by SciWay and CAN channels, by serial links such as RS and via radio. Also data transmission with compact astromeasuremen system “MAVS” designed for high-precision spacecraft orientation, with dynamic memory and transmissions under different interferences were simulated.Item Проектування засобів керування програмними стендами для відлагодження функціональних вузлів ПЛІС(Видавництво Львівської політехніки, 2012) Глухов, В. С.; Глухова, О. В.Описано технологію розроблення засобів керування програмними стендами для відлагодження функціональних вузлів на ПЛІС. Програмні стенди є описаними мовами описів апаратних засобів моделями фізичних стендів, на яких перевіряють моделі функціональних цифрових вузлів. Пропоновані засоби призначені для перетворення поданих у табличному вигляді тестових впливів, що повинні подаватися з боку стенда на досліджуваний об’єкт, на вирази цих впливів на мові опису апаратних засобів. Запропоновані засоби входять до складу системи проектування ПЛІС. The article describes FPGA functional units’ testbench control software development technology. Testbenches are hardware languages described natural stands models which used for digital component functional models tests. Proposed tools designed to convert presented in tabular form test influences to the ones hardware description language form that must be submitted on the object. Proposed tools are part of the FPGA system design tools.