Організація регістрових файлів програмованих процесорів

Abstract

Проаналізовано відомі структури регістрових файлів програмованих процесорів. Запропоновано структуру регістрового файла на базі черги з програмованою затримкою. Основні типи регістрових файлів реалізовано на базі ПЛІС сімейства VirtexE фірми Xilinx та проведено їх порівняльний аналіз. Register file known structures analysis for programmable processors has been carried out. Queue based register structure with programmable latency had been proposed. Main register file types had been developed on the base of Xilinx's VirtexE FPGA set.