Організація регістрових файлів програмованих процесорів
| dc.contributor.author | Мельник, А. О. | |
| dc.contributor.author | Сало, А. М. | |
| dc.date.accessioned | 2015-11-16T08:13:50Z | |
| dc.date.available | 2015-11-16T08:13:50Z | |
| dc.date.issued | 2006 | |
| dc.description.abstract | Проаналізовано відомі структури регістрових файлів програмованих процесорів. Запропоновано структуру регістрового файла на базі черги з програмованою затримкою. Основні типи регістрових файлів реалізовано на базі ПЛІС сімейства VirtexE фірми Xilinx та проведено їх порівняльний аналіз. Register file known structures analysis for programmable processors has been carried out. Queue based register structure with programmable latency had been proposed. Main register file types had been developed on the base of Xilinx's VirtexE FPGA set. | uk_UA |
| dc.identifier.citation | Мельник А. О. Організація регістрових файлів програмованих процесорів / А. О. Мельник, А. М. Сало // Вісник Національного університету «Львівська політехніка». – 2006. – № 573 : Комп'ютерні системи та мережі. – С. 138–147. – Бібліографія: 17 назв. | uk_UA |
| dc.identifier.uri | https://ena.lpnu.ua/handle/ntb/30111 | |
| dc.language.iso | ua | uk_UA |
| dc.publisher | Видавництво Національного університету "Львівська політехніка" | uk_UA |
| dc.title | Організація регістрових файлів програмованих процесорів | uk_UA |
| dc.type | Article | uk_UA |